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특허실용신안 3차원 적층 소자 제조 방법
2021.01.29 20:43
| IP 명칭 | 3차원 적층 소자 제조 방법 |
|---|---|
| 권리자 | 연세대학교 산학협력단 , 성균관대학교산학협력단 |
| 발명자 또는 창작자 | 고대흥, 김형섭, 박진흥, 류화연, 최용준, 변대섭 |
| 출원번호 | 10-2018-0174284 |
| 공개번호 | 10-2020-0083055 |
| 등록번호 | 10-2198344 |
| 출원일 | 2018년12월31일 |
| 공개일 | 2020년07월08일 |
| 등록일 | 2020년12월28일 |
| IP 분야 | 전자통신소자 |
| 응용 분야 및 용도 | SOI 웨이퍼 |
| 설명 및 특징 | 베이스층, 상기 베이스층 상의 희생층, 상기 희생층 상의 적어도 하나 이상의 소자가 형성된 반도체 층 및 상기 반도체 층을 덮어 상기 소자를 절연시키는 페시베이션층을 포함하는 디바이스 기판과 접합 표면을 갖는 핸들 기판을 접합하여 형성한 접합 기판 적층 구조체에서 상기 희생층을 선택적으로 제거하여, 상기 디바이스 기판의 반도체 층과 페시베이션층을 상기 핸들 기판 측으로 전달하여 반도체 층의 저면이 노출되도록 역전되어 상기 핸들 기판 상에 접합된 모놀리식 소자 기판을 형성함으로써, 별도의 추가 공정없이, 노출된 제 1 반도체 층에 대하여 표면 거칠기가 수행될 수 있다. 개선된 표면 거칠기를 통해 노출된 제 1 반도체 층 상에 다른 복수의 반도체 층을 적층 함으로써, 비교적 간단하게 3차원 적층 소자를 제조할 수 있다. |
| IP 핵심 키워드 | 페시베이션층, 모놀리식 소자 |
| 종래 기술과의 차이점 | 웨이퍼의 표면 거칠기가 개선되어 종래의 방법보다 비교적 간단하게 3차원 적층 소자를 제조할 수 있다. |
| 사업성 또는 시장성 | 전자 산업이 발전함에 따라 제한된 면적에 다양한 기능을 가지는 칩들의 집적을 통하여 유연한 디자인 그리고 우수한 성능과 경제성을 추구하고 있기 때문에 소자를 더 쉽고 잘 제조할 수 있는 기술들은 주목할 만하다. |
| IP 실현단계(TRL) | 사업화 |
| IP 거래 형태 | 협의 |
| IP 거래 희망 시기 | 협의 |
| 거래 희망 금액 | 협의 |
| IP 거래 조건 | 협의 |
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